Xilinx A7-35T

Вот подробное описание, технические характеристики, список парт-номеров и совместимых моделей для FPGA Xilinx Artix-7 XC7A35T.

Общее описание

Xilinx Artix-7 XC7A35T — это FPGA (программируемая логическая интегральная схема) из семейства Artix-7, ориентированная на достижение наилучшего соотношения производительности, энергопотребления и низкой стоимости. Микросхемы серии Artix-7 представляют собой самое энергоэффективное поколение 28-нм FPGA от Xilinx. Модель XC7A35T занимает нишу "золотой середины", обеспечивая достаточно логических ресурсов (ячеек, DSP-блоков, памяти Block RAM) для широкого спектра задач.

Ключевые особенности:

• Кристалл среднего объема: 33,280 логических ячеек (Logic Cells) — первый распространённый и хорошо изучаемый объем в линейке Artix-7.
• 28-нм технология (High-K Metal Gate, HKMG): Высокая производительность при низком статическом энергопотреблении.
• Встроенные трансиверы GTP (до 208 на кристалл): Для скоростных последовательных интерфейсов PCIe, SATA, Gigabit Ethernet (до 6.6 Гбит/с на каждый канал).
• Dedicated DSP Slice: DSP48E1 — 90 штук, поддерживающие умножение с накоплением, фильтрацию и математические операции.
• Блочная память Block RAM: 1800 Kb суммарного объема RAM, разбитого на блоки (часто 360 блоков по 18 Кб).
• Высокоскоростные трансиверы GTP на плате: Фактически, в этом корпусе старшая модель (35T) поддерживает трансиверы (младшие модели 15T/20T не имеют GTP).

Технические характеристики (полные)

| Параметр | Значение (XC7A35T) | Комментарий | | :--- | :--- | :--- | | Технология | 28 нм (TSMC) | Улучшенная версия процесса. | | Logic Cells (LC) | 33,280 | Приблизительно 0.4–0.6 млн «ворот» LUT+FD классов. | | Logic Slices | 5,200 | Один slice = 4 LUT + 8 триггеров. | | CLB Flip-Flops | 41,600 | Регистров для сохранения состояния. | | CLB LUTs (Look-Up Tables) | 20,800 | Логические таблицы (6-входовые + 2 выхода = 6:2 LUT сплит). | | DSP Slices | 90 (DSP48E1) | Накапливание, MAC, быстрые операции. | | Block RAM Blocks (36Kb) | 50 | Или как 100 блоков в конфигурации 18Kb. | | Total Block RAM + FIFO RAM | 1,800 Kb (225 KB) | 1.8 Million bits / 8 = 225 kB. | | CMT (Clock Management Tiles) | 4 | MMCM + PLL на один tile; частота > 600 МГц PLL фаз. | | Max Single Ended I/O | До 250 (в максимальном геле BGA)/150 общей ног (BGA). | В разных типовых Geli «325», «670». | | Supported I/O Banks| До 5 или 6 для G/GB/GI (Input & Output макс T_AMB сигнализация STD уровня): | Supported: LVCMOS % LVDS กับ XADC ชบาย | |