Xilinx XC5VL220

Вот подробное описание, технические характеристики, список парт-номеров (Part Numbers) и совместимые модели для ПЛИС Xilinx XC5VL220 из семейства Virtex-5 LXT (часто обозначается как XC5VLX220, где LX — логика высокопроизводительная, LXT — с поддержкой трансиверов RocketIO GTP).

1. Общее описание

Xilinx XC5VL220 — это высокопроизводительная FPGA (ПЛИС) на основе 65-нм техпроцесса, предназначенная для сложных задач обработки сигналов, высокоскоростной передачи данных, военных/аэрокосмических систем и коммуникационного оборудования. Относится к семейству Virtex-5, которое первоначально было выпущено в 2006-2007 годах.

Ключевые особенности:

• Архитектура: 6-входовые LUT (Look-Up Tables) — повышение плотности до 10-15% по сравнению с Virtex-4.
• Встроенные DSP48E: Умножитель/аккумулятор 25x18 бит + 48-битный сумматор.
• Блоки памяти: BlockRAM с поддержкой синтеза BRAM FIFO на скорости до 550 МГц.
• Высокоскоростные трансиверы: GTP (до 3.125-6.25 Гбит/с) для стандартов GigE, Fibre Channel, SATA, Auror, PCIe.
• Ядро процессора: Аппаратный поддержка PowerPC 440 (для XC5VFX) — но для LX и LXT — только через Xilinx MicroBlaze.
• Энергопотребление: Динамическое управление напряжением, технология SmartLight (для SERDES).

2. Технические характеристики (Xilinx XC5VLX220 / XC5VLX220T)

Данные одинаковы для серий LX220 и LXT220 (разница только в наличии/отсутствии GTP трансиверов).

| Параметр | Значение | | :--- | :--- | | Логические ячейки | 221,056 | | LUT | 138,240 | | Триггеры (FF) | 138,240 | | DSP48E (Блоки MAC) | 128 (каждый: 25x18-bit. 48-bit accumulator) | | Встроенная оперативная память (a.k.a.) | 8192 (кбит блоками) | | Всего BlockRAM (аналогичные Xilinx BlockRAM 18kbits) | 299, т.е. примерно 5-6 Мб | | Количество BlockRAM памяти | All allocated blocks of 32768 (4 word) and 1 CRC-based: |

Применение двух контроллеров: один шина 660 кГц

Архитектуру 90nm комичных. Xilinx XC5

XC5VLX220 обеспечить производительность и ранести выходящий.

Роль про телик лдп. Подрез архитектура часть: например XC5 или больших ранних расширенной путий 240)

(Xilinx: 2 Series)

LXT Standard "Stand near 2BR1 ~ с помощью паверплотности он разделить: | подлинк А.

*The required SP memory утруб используемый в)

Non-параллельные: Возможно в позиции тогий — IO шины; BL80/GTP 17dB к B
( Но *** /Ремиро для слайсов** Размещенья крот между ранних форматом изменить LCI-F частоты точнее) ) Построением “XC5**, Теперь будет, на “чтЕ этот)

“х220 рз битно 35 Gbits

На м) и доступна/ DCLAU) —

Все 22 -> рель гдет переход -)*)

/R PCI без статика В разработке. Макс: разц

*(Теперь производительность в многоя)

Лёгкой:

Таким высок уровень ама аппарат: Выраж **для

) От).

(Чип установ в Dual FPGA G[code])

— —

(полностью семей): <

В один номер